シラバス参照／授業情報参照
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| 更新日時 | 2024/03/29 11:39:18 |
|---|---|
| 科目分類 | 専門教育科目 |
| 時間割コード | TB50021 |
| 授業科目名 | 計算機アーキテクチャI |
| 授業科目名（英語） | |
| 科目コード | TB50020 |
| 科目ナンバー | |
| 主担当教員（所属） | MIAN RIAZ UL HAQUE(総合理工学部知能情報デザイン学科) |
| 単位数 | 2.0 |
| 時間数 | 0.0 |
| 履修年次 | 2年,3年,4年 |
| 開講学期 | 2024年度 前期 |
| 曜日・時限 | 月9,月10 |
| 必修／選択／選択必修／自由 | 選択 |
| 履修資格 | コンピュータハードウェア基礎を十分に理解していること |
| 各種教育プログラム名称 |
| 授業形態 | 講義 |
|---|---|
| 授業の目的 |
プロセッサに対する命令アーキテクチャおよびマイクロアーキテクチャの基本を学ぶことにより，計算機システムの構成および設計を理解する In order to understand architecture and design of computer systems, we learn basics of instruction set architecture and micro architecture of processors. |
| 授業の到達目標 |
コンピュータ設計の概要を理解し簡単なハードウェアを設計できる（情報システムコース 学習・教育目標（C-2)） 計算機アーキテクチャに関する知識および応用能力を有しているかを評価する．具体的には以下の達成目標の評価による． (1) 命令セットアーキテクチャとアセンブリ言語を理解している (2) 単一サイクルプロセッサのマイクロアーキテクチャを理解している (3) マルチサイクルプロセッサのマイクロアーキテクチャを理解している (4) メモリシステムについて理解している (5)コンピュータシステム設計の理解 Students are required to understand the outline of computer design and to have skills for designing simple hardware. (Information Systems Course, Goal C-2) Knowledge and skills on computer architecture is evaluated, throughout achievement on the following goals. (1) Understanding on instruction set architecture and assembly languages. (2) Understanding on micro architecture of a single-cycle processor (3) Understanding on micro architecture of a multi-cycle processor (4) Understanding on memory systems (5)Understanding of computer system design |
| 授業の内容および方法 |
1. 命令セットアーキテクチャ/ アセンブリ言語と機械語 2. プログラミング(1) ー 演算，分岐，条件判定 3. プログラミング(2) ー 手続き呼び出し，番地指定 4. プロセッサの基本構成要素 5. 単一サイクルプロセッサの基本構成 6. 単一サイクルプロセッサの拡張 7. 単一サイクルプロセッサの制御と性能評価 8. マルチサイクルプロセッサの基本構成 9. 演習 - アセンブリ言語と単一サイクルプロセッサ構成 10. マルチサイクルプロセッサの拡張 11. マルチサイクルプロセッサの制御と性能評価 12. キャッシュ/ダイレクトマップ・セットアソシアティブ方式 13. 仮想メモリ / 演習 - マルチサイクルプロセッサとメモリシステム 14. コンピュータシステムデザイン 1. Instruction set architecture / assembly language and machine language 2. Programming (1) - operations, jump, conditional branch 3. Programming (2) - procedure calls, addressing 4. Basic components of processors 5. Basic architecture of a single-cycle processor 6. Extension of a single-cycle processor 7. Control and performance evaluation of a single-cycle processor 8. Basic architecture of a multi-cycle processor 9. Exercise - assembly language and a single-cycle processor 10. Extension of a multi-cycle processor 11. Control and performance evaluation of a multi-cycle processor 12. Cache - direct-map and set associative methods 13. Virtual memory 14. Computer System Design |
| 授業の進め方 |
授業は対面で行います。(緊急時、または、新型コロナ感染症の隔離期間や医師の指示などの理由で対面での参加ができない場合は、オンラインでの参加も可能です。ただし、その場合は授業当日の12時間前までにメールで連絡すること。） 場合によっては，オンデマンドで資料を提供することもあります。 毎回の授業で演習を実施します。必要なプリントは教室で配布します。 The class will be In-person and face-to-face. (If you have any urgent issue or if you are unable to join in person due to the COVID isolation period/ doctor’s advice etc., you may join online. However, in that case, you must need to notify me by email before 12 hours on the day of the class) If necessary some case on demand content also provide. Classwork will be conducted in every class. Necessary printed document will provide in the classroom. |
| 授業キーワード |
アセンブリ言語，マイクロプロセッサ，キャッシュ，仮想記憶,MIPS, RISC-V Assembly language, Microprocessor, Cache, Virtual memory, MIPS, RISC-V, Affordable and clean energy ,Industry, innovation and infrastructure. SDG目標8.働きがいも経済成長も SDG目標9.産業と技術革新の基盤をつくろう SDG目標4.質の高い教育をみんなに Quality education (SDG 4), Decent work and economic growth (SDG 8), Industry, innovation and infrastructure (SDG 9), |
| テキスト（図書） | |
| 参考文献（図書） | |
| 参考文献（その他）・授業資料等 |
D. M. ハリス，S. L. ハリス著：ディジタル回路設計とコンピュータアーキテクチャ，第2版，翔泳社，2017年． IISBN978-4-7981-4752-9 D. M. Harris and S. L. Harris: Digital Design and Computer Architecture, Second Edition, Morgan Kaufmann, 2012, ISBN 978-0123944245. |
| 成績評価の方法およびその基準 |
演習、中間レポート、期末レポートはそれぞれ 25％、30％、45％の配点となる。 (1) 演習：各授業回の理解度（演習のスコアのうち，上位10のスコアの平均点） (2) 中間レポート1：第１回授業から第7回授業までの理解度（それぞれ異なる問題） (3) 期末レポート：総合理解度（それぞれ異なる問題） (4) 上記(1)～(3)の平均点が60％以上であること。 (5) Viva: 提出された授業課題およびレポートを対象とする。Vivaそのものは点数ではないが，レポート 1 と期末レポートの評価はVivaのスコアを掛けて加重計算される。 Classwork, One Interim reports and the final report contains 25%, 30% and 45% marks respectively. (1) Classwork: Understanding of each class [avg. score of best 10] (2) Interim report-1: Understanding class-1 to Class-7. [different question for each] (3) Final Report: Overall [different question for each] (4) Average for all the scores for (1)-(3) must be higher than 60% (5) Viva: Viva is on the submitted classwork and reports. The viva carries no marks, but reports 1 and Final report are weighted by multiplying my viva marks. |
| 履修上の注意 |
演習はすべての授業回で実施します。3回を超えて提出がなかった場合、成績は「E」（未修）となります。 Classwork will be conducted in all classes. If you will fail to submit answers for more than 3 classwork, your grade will be 'E' (unattended). |
| オフィスアワー |
事前にメールなどで希望日時を知らせてください．調整します． Please contact by e-mail beforehand for scheduling. |
| ディプロマポリシーとの関係区分 | |
| 使用言語区分 | 英語のみ |
| その他 | Moodle link with self register code https://moodle.cerd.shimane-u.ac.jp/moodle_2024/course/view.php?id=759 key : 6622 |
| 準備学修（予習・復習・宿題）に必要な学修の時間（１回の授業当たり） ／Time required for homework |
講義以外の自己学習時間として，1回の講義につき予習90分，復習90分が必要． Preparation of 90 min. and preview of 90 min is required. |
|---|---|
| 授業の実施方法 ／Types of classes |
面接授業（面接のみ）／In-person class (In-person only) |
| No. | 担当教員 | 担当教員所属 |
|---|---|---|
| 1 | MIAN RIAZ UL HAQUE | 総合理工学部知能情報デザイン学科 |
| 時間割所属 | 時間割コード | 授業科目名 |
|---|---|---|
| 総合理工学部 | T950021 | 計算機アーキテクチャI |
| 総合理工学部 | T341911 | 計算機アーキテクチャＩ |
| 総合理工学部 | T951011 | 計算機アーキテクチャ |
| 総合理工学部 | TB50021 | 計算機アーキテクチャI |
| 総合理工学部 | TB51011 | 計算機アーキテクチャ |